性能之王還是不進反退，Prescott全

     前面我們主要涉及的，只是處理器外圍的緩存部分，下面，我們把目光投向Prescott的核心內部，首先看看前端部分的一些變化：

 Prescott前端結構（點擊放大）

    如上圖，P4的前端部分主要由指令取、指令解碼、追蹤緩存、MicrocodeROM以及分支預測機構所組成。在這一部分中，Prescott主要在以下三個方面采取了改進措施。

    ◎ 在解碼部分，Prescott將把更多的指令將交由硬件解碼器進行解碼后由指令發布速度為3條/周期的追蹤緩存來發布，而不是交由發布速度僅1條/周期的MicrocodeROM來解碼后發布，比如我們在上面提到的軟件預取指令，就是一個很好的例子；這一點，同Athlon64的情況比較類似，而有關MicrodeROM與硬件解碼器的區別，請點擊此處察看。

    ◎ 第二方面，Prescott的解碼部分能夠識別出更多指令之間不必要的數據依賴（Data Dependence），以便提高后面的亂序執行效率；

    ◎ 最后，也是最重要的一個方面，就是對分支預測機構的改進了，我們將主要針對此方面的改進作一些簡要說明。

    首先，是我們在前面尚未涉及的Trace Cache BTB部分。必須明確的一點是，Trace Cache BTB部分的變動，與Prescott的動態分支預測機構關系十分緊密，而動態分支預測機構的性能，則對于Prescott這樣的超長流水線處理器，具備相當重要的意義。

    我們知道，簡單處理器取指令時，只能按照編譯后的指令靜態順序進行順次讀?。坏捎诜种е噶畹奶D特性，打亂了這種依次執行的順序；如果此時我們仍然按照指令編譯時的靜態順序順次讀取，或是在具備分支預測的處理器上出現分支預測失敗的現象，錯誤地讀取了其它的指令進行處理，就必然造成流水線部分區域的停工或是作了無用功。如下圖：

 長流水線分支預測失敗示意圖（點擊放大）

    對于Prescott這樣的31級超長流水線來說，這樣的問題給處理器帶來的危害顯然比稍短的流水線更大。為了解決流水線在執行條件分支指令時的上述問題，就必須改進Prescott處理器中的分支預測機構，這方面Intel主要有以下三方面的措施：

    ◎ 動態分支預測方面，首先就是我們前面提到的，將追蹤緩存(Trace cache)所用的分支目標緩沖條目數由以前的512條增加到了2千條；

    ◎ Intel還宣稱在原有的動態分支預測機構中加入非直接跳轉分支預測器(Indrector Branch Predictor)，改進了動態預測非直接跳轉分支的能力。

    ◎ 第三條措施，就是改進靜態分支預測的策略。  <