打倒X86！NVIDIA的CPU+GPU戰(zhàn)略全解析

    2011年7月下旬在東京六本木舉行的GTC Workshop Japan 2011大會(huì)上，NVIDIA日本分公司的馬路徹做了名為GPU架構(gòu)和GPU計(jì)算入門的演講，其中說明了GPU計(jì)算能力的現(xiàn)狀。

    他在演講中提到：受益于18個(gè)月晶體管集成度提高一倍的摩爾定律，CPU的性能在2000年以前順利提升。2000年之前，平均每年晶體管的速度隨著工藝進(jìn)步提高約19%，Pipeline-F/F（即Flip-Flop，觸發(fā)器，具有記憶功能短暫保存輸入信號(hào)的邏輯回路）之間的邏輯門數(shù)目每年削減約9%，微架構(gòu)帶來的性能改良每年約18%，總體計(jì)算每年CPU提高的性能約（1.19*1.09*1.18-1）*100%=52%。

摩爾定律其實(shí)不是預(yù)測(cè)CPU性能提高的規(guī)律
而是預(yù)測(cè)半導(dǎo)體技術(shù)提高幅度的規(guī)律，主要是晶體管的集成度

2000年前，CPU性能基本按照摩爾定律所預(yù)測(cè)的幅度逐年提高性能

    但是在2000年以后，尤其CPU開始受益于多核化的2005年以后，摩爾定律逐漸遇到瓶頸，而和多核處理器并行計(jì)算性能有關(guān)的阿姆達(dá)爾定律（Amdahl''s Law）逐漸受到關(guān)注。

阿姆達(dá)爾定律：?jiǎn)渭兛緾PU核心數(shù)提高改進(jìn)執(zhí)行效率是有界限的

    阿姆達(dá)爾定律的準(zhǔn)確內(nèi)容是：固定負(fù)載（計(jì)算總量不變時(shí)）,計(jì)算機(jī)的加速比可用（Ws+Wp）/（Ws+Wp/p）來表示，其中Ws，Wp分別表示問題規(guī)模的串行分量（問題中不能并行化的部分）和并行分量,p表示處理器數(shù)量。對(duì)該式取極限即當(dāng)處理器數(shù)量接近無窮大時(shí)，結(jié)果為1+Wp/Ws，也就是無論我們?nèi)绾卧龃筇幚砥鲾?shù)目，加速比無法高于（據(jù)維基百科）。

2000年后CPU堆積晶體管的方式轉(zhuǎn)為提高核心數(shù)量

CPU性能提高的速度在逐年放緩

    當(dāng)然，CPU廠商已經(jīng)預(yù)計(jì)到阿姆達(dá)爾定律所預(yù)見的情況出現(xiàn)，將CPU改造成適合并行計(jì)算的架構(gòu)和加入對(duì)應(yīng)的指令集。Intel的MMX，SSD，AVX等強(qiáng)化SIMD計(jì)算功能的指令集就是如此；同時(shí)Intel還推出了一系列對(duì)應(yīng)多核CPU的開發(fā)套件，均為了提高并行計(jì)算性能。

    不過，這種手段也有界限，最終結(jié)果就是，HPC等高性能計(jì)算業(yè)界紛紛轉(zhuǎn)向原本就擁有適合提高并行計(jì)算性能架構(gòu)的GPU。